通信世界网(CWW)10月28日消息 日前，德州仪器(TI)宣布推出一款可显著降低成本和功耗，并节省板级空间的全新高性能多核 DSP，使设计人员不必在电路板上集成多个DSP就能完成诸如同时执行多通道处理任务或同时执行多个软件应用等高强度、高性能任务。TMS320C6474 在单一裸片上集成了 TI 的三个 1 GHz 的 TMS320C64x+™ 内核，可实现 3 GHz 的原始 DSP 性能，而功耗和DSP成本则分别比离散处理解决方案降低了 1/3和 2/3。
TMS320C6474
C6474在同一裸片上集成了三个1GHz 的 C64x+™ 内核，可实现 3 GHz 的 DSP 性能，即处理能力为 24,000 MMACS（16 位）或 48,000 MMACS（8 位）。产品与诸如 TMS320C6452 与 TMS320C6455 等 TI 基于 C64x+ 内核的单核 DSP的代码完全兼容，而且与 TMS320C641x等基于前代 TMS320C64x™ 内核的产品也完全兼容。
C6474系统集成度归功于采用了65纳米工艺，从而使C6474可采用 23 mm x 23 mm的球栅阵列 (BGA) 封装，而且产品尺寸与 TI 目前采用 90 纳米工艺的单内核 DSP 解决方案相当。
基于C6474的解决方案有着更为明显的优势。例如，为了满足25 瓦的功率预算要求，设计人员不能采用超过 8 个 1 GHz TMS320C6455 单核 DSP，且每个 DSP 的功耗必须为 3W左右，这一系统的总体性能为 8 GHz。与之对应的是基于 C6474 的系统仅包含四颗芯片，每颗芯片的功耗约为 6W。但由于每个处理器包含了三个 1 GHz 内核，系统总性能将达到 12 GHz，从而使单位功率下的性能提高 了50%。此外，采用 C6474 解决方案还可帮助客户大幅节约成本，因为其价格与 C6455 相当，而总体 DSP 处理功能则是 后者 的三倍。
此外，C6474还采用了TI的 SmartReflex™ 技术，通过 TI 的深亚微米工艺技术显著降低了芯片级漏电。该技术支持各种智能自适应软硬件特性，可根据器件的工作状态、工作模式、工艺和温度变化等因素动态地控制电压、频率及功率。
C6474还集成了Viterbi与 Turbo 加速器。此外，该处理器还包含有几个串行器／解串器 (SERDES) 接口，如 SGMII 以太网 MAC (EMAC)、天线接口 (AIF) 以及 Serial RapidIO (SRIO)。每个内核都配有 32 kB 的 L1 程序存储器与 L1 数据存储器，可支持两种配置的 3 MB 总体 L2 存储器（每个内核 1 MB，或者 1.5 MB / 1 MB / 0.5 MB 的配置）以及667 MHz的 DDR2 存储器接口，从而可对外设与处理器内核进行有益的补充。
TI的PTH08T240F非隔离式DC/DC电源模块在满足C6474 内核电压容差要求的同时，还可将外部输出电容大幅降低至 3,000 µF，并能兼容 TI的SmartReflex 技术。
预计TI TMX320C6474将于2008年第四季度开始供货，2009 年第一季度发布的下一代 C647x 高性能多内核处理器还将包含六个内核。
