在一个TTI周期为10ms的通路中上行编码各阶段所占用的时隙分配如表1。该TTI周期所需的信道编码参数在该slot 0确定，并且由传输格式半静态参数和动态参数计算出Turbo或卷积的编码参数和速率匹配参数
表1 WCDMA终端侧上行编码链路流程时隙分配
Slot 1-Slot 11进行多个信道的卷积编码或Turbo编码，多个信道共享Turbo编码器和卷积编码器，DSP在每个slot中断查询编码器的状态，当有编码器处于空闲状态并且有信道需要进行编码时，DSP调度编码器为该信道服务。
Slot 12-slot 13进行第一次交织和速率匹配，第一次交织有三个独立的模块，可以同时进行三个信道的交织，DSP根据各个信道的处理流程控制使用。
Slot 14进行CCTrCH的复用和第二次交织。
当上行传输信道TTI不等于10ms时，上行处理流程有些变化。TTI中的第一帧按照表1进行相关流程动作，在TTI后面的几帧中，由于CRC校验和Turbo编码或卷积编码已经在第一帧中完成，所以只要进行第一次交织与速率匹配、第二次交织与信道复用。
在一个TTI等于10ms的下行链路中，解码各阶段所占用的时隙分配如表2。各时隙的执行调度机制与上行编码链路类似。
表2 WCDMA终端侧下行解码链路流程时隙分配
当TTI不等于10ms时， 首先在TTI中的第一帧中必须进行参数计算与内存分配，然后在TTI的前面几帧中进行第二次解交织与信道解复用、第一次解交织与速率匹配，在该TTI最后的一帧中才进行Viterbi解码或Turbo解码，以及CRC校验和数据输出。
在整个上下行链路并行处理的过程中，由于各子处理单元是通过FPGA模块化实现的，某一时刻未被调用的子模块，DSP都将关闭它们的时钟，使其处于休眠状态，当它们被再一次调用时，DSP重新启动时钟。这样通过节省各模块的执行时间使系统功耗得到降低。
3 方案实现与性能测试
在实现过程中我们采用以TEAK[5]为内核的DSP处理芯片，这一方面有利于最后ASIC的集成，另外作为一款32位的处理器，它具有灵活多样的寻址方式，提供巨大的处理能力。FPGA采用Xilinx公司的VirtexII XC2V6000[6]，它具有丰富的资源，强大的输入输出能力。
根据本方案针对这个系统所提出的流程结构和执行机制，本文列出了上行链路的数据处理流程图（见图1）。根据上行数据处理的特点，将整个上行链路的信道解码过程分割为三个主要环节：卷积编码或TURBO编码、第一次交织和第二次交织。经过CRC处理的数据块根据TFCI的编码方式分别输入给卷积编码器或者TURBO编码器；经编码后的数据写入第一次交织器输入缓冲区，第一次交织器有3个独立的模块，可以同时进行三路传输信道的交织。在把数据从第一次交织输出缓冲区写入第二次交织输入缓冲区的过程完成了CCTrCH的复用。
