FEC和SD-FEC的优化技术
前向纠错FEC技术是通过优化线路信号来优化OSNR性能的一种有效途径。其本质是通过牺牲有效带宽，以编码冗余度（如20%）以及对应的信号处理芯片的复杂度来换取更大的净增益。业界在密切关注100G超长传输距离和SD-FEC软判决的关系。
OIF建议软判决FEC开销比小于20%，低于20%开销比时净增益随着冗余度增加而增大，而超过后受错误平层影响而增益反而下降。在7%开销时，软判决复杂度远超过硬判决，但复杂度换取的的增益却十分有限，所以并不建议使用软判决。因此，可以直观地判断并不是软判决出现之后，硬判决将退出历史舞台，软硬结合才是可行的方案。
在软判决具体的码型方案中，无论是LDPC 码还是TPC方案，均需要OTU上完成大量的硬件计算来支撑性能。为捕捉信号远离介于0和1之外的信号而做出正确的判决，译码器的比特吞吐量也是硬判决的好几倍，对应系统的算法复杂性大为增加。更重要的是，由于启用软判决后线路速度从7%开销的112Gbit/s 速度上升到基于20%开销冗余的128Gbit/s后，由于速率的提高必然带来谱宽的变化，对后级ADC器件的采样率要求从56GHz提升到65GHz， DSP的计算能力也要从千万门电路往数千万门级大跃进，系统关键芯片的搭建也将从基于100G转变为超100G甚至400G而设计。
基于128Gbit/s相干接收系统中，实验室仿真结果B2B OSNR在同样误码率门限情况下为14.5 dB。OFC 2010年报道的国外某首个128Gbit/s速率PM-QPSK相干接收在线处理原型机的真实测试结果却让20%冗余度的SD-FEC技术蒙上阴影。其在2E-3误码率下的B2B OSNR门限居然裂化到17dB。究其原因，除了仿真系统和在线系统复杂度的差异之外，另一个重要的因素是在线实时芯片处理能力。这个案例也从侧面证明了FPGA拼接而成而不是基于单ASIC芯片，无法真正完成SD-FEC功能。业界认为，即使采用ASCI技术也需要65nm甚至40nm工艺的ASIC才能实现其高运算量和低功耗目标，所以芯片技术成为软判决从纸上谈兵走向商用系统的关键。
2012年第一季度，at&t实验室发布了其业界首个40nm的技术的MSA收发器的系统测试结果，也是业界首个运营商测试的SD-FEC系统。其有4个8位、每秒65G采样率ADC转换通道的DSP引擎，在具体的码型算法上，试验系统的SD-FEC采用的是基于Turbo乘积码（TPC），相应的净编码增益11.1分贝。虽然at&t这个实验室测试系统受成40nm ASIC熟套片数量的限制，只开通了SD-FEC的波，远低于国内40个波长的测试要求；系统的发射光功率也大于国内标准的1～2dB(这会改善ONSR性能)，但它毕竟为高性能芯片将SD-FEC带入实践商用做出了积极的尝试。
