3.2.4测误码模块
我们需比较发送数据与接收数据从而得到误码数，以作为昀终的硬件设计评估指标。在接收板的FPGA中，添加测误码模块就非常的必要。图2表示出了其具体的实现和组成。
此处的本地m序列产生器与发射端的设置相同，就相当于产生发送数据，由于其与解调模块共用同一时钟，我们便可将解调出的数据与该序列同时送入逐位比较检测模块进行比较。
为保证解调数据与序列产生器发出的码帧对齐，还需设置帧头判断模块，当判断出解调数据的帧头到来时便启动本地m序列产生器开始比较。逐位比较检测模块由异或门构成,在时钟上升沿到来时,若比较控制信号为 “1”,则将接收序列和本地序列进行异或比较 ,有误码 ,则输出“1”。比较控制信号由帧头判断模块产生，当判断到帧头时，其跳变为 “1”，控制误码测试启动，统计若干帧再次检测到帧同步头时，其跳回“0”，结束检测。
误码统计模块对误码进行计数，当比较控制信号为“0”时即结束计数并输出误码数。
4测试结果
由于解调涉及到载波同步与时钟同步问题，我们将讨论用一种昀简易的方法实现。时钟同步的解决：将接收板系统所需的时钟接到发射板的晶振上，以保证同频。载波同步的解决：在晶振相同的前提下我们可以保证VCO载波同频，但相位会有偏差，因此我们需要在FPGA中添加一块锁相环以保证本地载波的相位跟踪上发射载波。
同步问题解决后，我们首先采用Chipscope观看进入FPGA的I、Q两路的幅频（A-F）特性图，从而根据其幅度的分布为判决门限规定具体的值。同时，观看星座图以了解解调效果是否满足需求，图 3即为本系统在码速率 40Mbps时经解调所得的星座图。
在实验室的情况下，预计误码率的数量级在10-12左右，为提高测量的可靠性，本次测试选取3×1014个帧作为一次检测周期。多次测量结果并没有出现误码情况，硬件设计满足工程要求。
5结束语
本文旨在讨论一些实际的硬件测试经验，并对整套测试工作进行详细的归纳与总结，提出了可供工程师参考的解决方法。QPSK技术目前在卫星数字通信中广泛应用，本文则通过讨论QPSK成套的调制解调系统，着重阐述了该测试系统的硬件及FPGA的设计与实现。该测试系统可以有效地帮助工程师进行设备互通测试和工程验收。